特許出願でAppleの3Dチップパッケージング研究が明らかに
Appleは、パフォーマンスの向上、バッテリー駆動時間の延長、そしてよりスリムなフォームファクタへの飽くなき追求により、先進的なチップパッケージング技術の研究を推進しているようだ。いわゆる「2.5D」および「3D」パッケージング手法は、メモリ帯域幅の拡大、消費電力の削減、そして大容量バッテリーのためのスペース確保など、これらすべての分野で大きな進歩をもたらすと期待されている。
Appleは、ファウンドリパートナーであるTSMCが提供する統合ファンアウト（InFO）技術の革新を背景に、新しいデバイスパッケージング手法を積極的に導入してきました。TSMCの成功は、パッケージング製品のさらなる開発と多様化を促し、TSMCはパッケージング技術における業界リーダーとしての地位を確立しました。
TSMCのInFOパッケージングは、Appleデバイスに熱管理の改善やパッケージ高さの低減といったパフォーマンス向上をもたらしてきましたが、電気性能の向上を直接的に実現しているとは言えません。これは将来のパッケージング技術によって変化すると予想されており、高帯域幅メモリ（HBM）などのオンパッケージメモリへの高密度接続にインターポーザーを活用した一部の製品では既にその効果が見られます。
このようなパッケージに搭載可能なプライマリメモリの候補は、JEDECが規定し、いくつかの特許にも名前が挙げられているWide I/O規格に準拠したメモリです。このメモリは、チャネル数を増やし、チャネルあたりの転送速度を下げることでLPDDR4を改良しており、全体的な帯域幅は拡大しますが、ビットあたりの消費電力は低減します。
しかし、インターポーザーはモバイルデバイスにとっていくつかの問題を引き起こします。特に重要なのは、パッケージに垂直要素が加わることで、全体の高さが増加することです。インターポーザーはアクティブICと同様にシリコンウェーハ上に製造する必要があり、その寸法はパッケージに搭載するすべてのデバイスのフットプリントによって決まります。これらのソリューションは、チップを真に積層するのではなく、一部のコンポーネントが互いに横方向に配置されていることから、一般的に「2.5D」と呼ばれます。
複数の特許出願[1][2][3][4]によると、Appleは高度なパッケージングの次のステップとして製品にインターポーザーを採用するのではなく、メモリなどのロジックダイをアクティブSoCの上に直接配置する真の「3D」技術に注力しているようです。さらに、TSMCの特許出願は、これらの取り組みにおいてAppleとTSMCの間にある程度の連携があることを示唆しているようです。
3Dスタッキングプロセスフロー
このプロセスは、既存のInFO技術と類似点があります。どちらも再配線層（RDL）を備え、ロジックダイ上のコンタクトは成形コンパウンド内に直接ビアを配置することで、成形コンパウンド内に配線されます。3Dプロセスがこれと異なるのは、ダイの両面にRDLが存在するため、ダイ上面との相互接続を実現するために、ロジックダイに直接シリコン貫通ビア（TSV）を配置する必要がある点です。これらのRDL層の重要な特徴は、既存の基板やインターポーザーよりも微細な相互接続ピッチを実現できることです。
その後、後続のダイを成形コンパウンドに取り付け、前の工程で配置されたビアとRDLと結合させます。この工程は、積層された各コンポーネントに次のレベルの統合のためのTSVが備わっている限り、複数回実行できます。これは、最大8個のDRAMダイを積層できるHBMで既に実現されています。
3Dパッケージ内のSoC（150）に取り付けられたメモリダイ（110）の側面図
しかし、このアプローチには多くの技術的課題があり、商用化を阻んでいます。TSVは実装コストが高く、ICの歩留まりを著しく低下させます。また、近接する部品からの放射エネルギーからの電気的絶縁も懸念事項となり、特にRF部品とアナログ部品を、従来は空間とEMIシールドで分離されていた他の部品とパッケージに統合する場合は懸念事項となります。Appleは、この問題を軽減するために、パッケージに直接シールドを組み込む技術を説明しています。
EMIシールドを統合したパッケージ
このアプローチでは、アクティブダイが熱伝導率の低い媒体に非常に近接して配置され、熱経路を共有するため、熱に関する課題も生じます。これらの懸念は、デバイスの通常の使用だけでなく、パッケージの統合やはんだリフロー工程にも及びます。パッケージに使用される材料の熱膨張係数（CTE）が異なるため、熱応力によってパッケージ部品に反りが生じる可能性があります。この反りは、接点の破損や分離につながり、デバイスの故障につながる可能性があります。
プロセスフローにおいてキャリア基板を使用することで、熱に関する懸念が一部軽減されます。また、デバイスパッケージへのヒートシンクの直接統合もパッケージアセンブリの様々なレベルで実現されており、CPUコアやGPUコアを搭載したSoCなど、放熱性の高いダイをスタックの最下部、あるいはより高集積度に配置できるため、従来のPoP構成では見られなかったスタックアップの柔軟性が実現します。
ヒートシンク部品を内蔵したパッケージ（310）
実施形態は、低消費電力および／または高I/O幅メモリアーキテクチャなどのアプリケーションに適用可能であり、これらに限定されない。実施形態は、RDLおよび直接チップ接続を用いることで、隣接する機能ユニット（例えば、SOC、チップセットなど）への短いダブルデータレート（DDR）チャネルを可能にする。実施形態は、高速および高I/O幅を含む目標性能において低消費電力DDRを必要とするモバイルアプリケーションに特に適用可能である。
説明した手法には多くの利点があります。より高帯域幅のメモリを使用することで、パフォーマンスが向上します。コンポーネント配置の柔軟性により、接続されたアクティブデバイスとパッシブデバイス間の距離が短縮され、それらの間の通信に必要なエネルギーが削減されるか、不要な電力損失や動的パフォーマンスの低下を引き起こす可能性のある寄生効果が減少します。最も大きなメリットが期待できるタスクは、短時間で大量の帯域幅を必要とすることが多いゲームや画像処理です。
Apple Watchの影響
これらの改良はAppleのすべてのモバイルデバイスに適用可能ですが、複数の特許出願では、現行のApple Watchに見られるように、複数のコンポーネントをシステム・イン・パッケージ（SiP）に統合する方法が具体的に言及されています。以下に説明する方法は、TSVと貫通電極（TOV）の両方によって実現される真の3D積層要素を導入するという点で、Apple Watchに搭載されている既存のSiPソリューションを改良したものです。
積層ダイをパッケージピンに接続するためのTOVアレイ
一側面では、実施形態は、CPU、GPU、IO、DRAM、SRAM、キャッシュ、ESD、電源管理、および統合パッシブなどのIPコアをパッケージ全体で自由に分離できるSiP構造（たとえば、3Dメモリパッケージ）内のシステムオンチップ（SoC）のダイ分割および／またはダイ分割を説明し、同時にパッケージの合計Z高さも緩和します。
さらに、この特許ではTSVとTOVのピッチが明確に詳細に説明されており、パッケージの高さを抑えることで非常に狭い幅のビアを作成でき、TOVはTSVよりもさらに小さなサイズの相互接続列を形成できることが示唆されています。TSVがダイのアクティブ部分にストレスを与え、トランジスタ性能に悪影響を与える影響についても議論されており、ピッチの縮小はこの問題を軽減するのに役立つことが示されています。
TSV周囲のアクティブダイキープアウトゾーン
Apple のモバイル デバイスで現在使用されていない基板タイプ上の RF トランシーバーおよびアクティブ デバイスの組み込みがカバーされており、Apple Watch 製品に見られるすべてのタイプのアクティブ コンポーネントとパッシブ コンポーネントが、提案されている SiP に収容される可能性があることを示しています。
TSVとTOVで相互接続された異種ダイを積み重ねたSiPの底面図
タイムライン
2.5Dおよび3Dのコネクテッドコンポーネントを搭載したパッケージは、数年前からコンシューマーデバイスに搭載されていますが、上記で説明した手法のほとんどは、モバイルデバイスにはまだ導入されていません。これらの手順は製造の複雑さを増し、結果としてコストとスループットが低下する可能性があります。
コストと歩留まりの懸念から、これらの方式を最初に採用する第一候補は、高利益率で生産量が少ないデバイスです。iPhoneはAppleのモバイル製品の中で最も利益率が高いだけでなく、生産量も最も多く、各世代の初期需要も非常に大きいカテゴリーです。iPad Proは、生産量が少なく、高性能デバイスに分類されるため、有力な候補です。特に、120Hzのリフレッシュレートの採用は、メモリ帯域幅の増加によって恩恵を受けるでしょう。
これらの特許の多くは、Apple Watchの内部に見られるSiP方式に特化しているようです。Apple Watchは小型デバイスであり、フォームファクタとバッテリーサイズの重要性を考えると、内部構造はパッケージサイズに非常に敏感であるため、Apple Watchにとって有利な状況となっています。記載されている方式の一部は、Apple Watchの次期バージョンですぐに採用され、その後のバージョンでは段階的に採用されることが予想されます。